[컴퓨터 구조] Processor: Single-Cycle Implementation

Single-Cycle Implementation

 

앞으로는 Processor 를 구성하는데 사용되는 logic design의 주요 내용을 다시 살펴보고, 이를 기반으로 단일 clock cycle에 단일 instruction을 수행하는 single-cycle processor 를 구현해볼것이다.

 

순서는 다음과 같다.

1. 설계할 Processor Architecture 선정

2. datapath 설계

3. control 설계

 

Single cycle processor 에서는 instruction per cycle (CPI) 은 1이며, 

Cycle time 은 동작이 가장 긴 instruction에 의해 결정된다. (성능은 낮다)

 

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Logic Element Review

1) Processor의 logic element 들은 크게 2가지로 구분할 수 있다

 

- Combinational elements

- State elements

 

Combinational elements 에서는

output은 current inputs 에 의해서만 결정되고, ALU, mux, decoder, encoder 등이 있다.

또한 일반적으로 feedback path가 존재하지 않는다.

 

State elements 에서는

state를 저장하는데 사용하고, 일반적으로 clock이 input으로써 사용되고, 특정 조건이 만족할 경우에만 state 

element로 사용되는 control signal 이 존재한다

 

이러한 Sequential Circuit 은 state element 와 conbinational element 들로 구성되는데,

일반적으로 combinational logic 의 입력은 state element 로부터 오며, output은 current inputs 와 current state에 의해 결정된다. 또한 Feedback path가 허용된다.

 

 

2) Clock

 

clock 은 state elements 가 언제 update 되는지를 결정한다.

따라서 state elements 가 존재하는 sequential logic circuit에서는 반드시 존재하게 된다.

이러한 clock 과 관련해 state element 가 언제 valid 하고 stable 해야하는지를 결정하는것을 clocking methodology 라 하는데, 이에는 Level-sensitive 와 Edge-triggered 두가지 방법이 존재한다.

 

- Level-sensitive : state change 가 clock 의 특정 level 에서 이루어지고, Latches 또는 Latch로 이루어진 register들이 state elements 로 사용된다.

-  Edge-triggered : state change 가 clock edge 에서 이루어지고 Rising edge 또는 Falling edge 를 사용하게 된다.

Flip-flops 또는 flip-flop 로 이루어진 register들이 state-elements 로 사용된다.

 

 

 

3)

Edge-Trigged Clocking 을 사용한 Sequential Circuit 의 예

 

위는 Edge-Trigged Clocking 을 사용한 Sequential Circuit 에서 Setup time 과 Hold time 에 관련된 delay constraints 에 대해 설명한것이다.

 

먼저 여기나오는 용어에 대해 조금 알아보자면, 

 

Clock-to-Q : 클락의 엣지가 되서 플립플롭 내에서 D값이 Q로 전달되는 delay 이다. 

Setup time : state elements 로의 입력은 클락 엣지에서 setup time 전부터는 valid 해야한다는 것을 의미한다.

Hold time : state elements 로의 입력 클락엣지 이후에도 hold time 동안 valid 해야한다.

Longest path delay : state elements 사이의 최대 delay

 

 

 

4)Feedback Path

 

 

Sequential circuit 에서의 feedback path

 

Sequential circuit 에서는 위와같이 feedback 이 허용된다. 또한 위와 같은 회로에서는 reset 또는 preset logic 이 필요하다. Feedback path 가 있더라도 clock을 사용해 feedback을 일정시간 막아줌으로써, 동일시간의 즉각적인 feedback 이 없으므로 circuit의 안정성이 유지된다.

 

Combinational circuit 에서의 feedback path

 

반대로 combinational circuit에서는 즉각적인 feedback 으로 값이 안정되지 않는다. 

 

5) Signal 관련 용어

 

- Control signal : Multiplexer 에서 입력을 선택하거나 functional unit 의 동작을 지시하는데 사용되는 signal

 

- Data signal : Functional unit 에 의해 처리되는 정보를 담고있는 signal

 

- Bus : 단일 logic signal로 취급되는 signal line 들의 묶음

 

- Asserted : Signal 이 logically high(active) 인 상태 또는 그 상태로 변하는것

- Deasserted : Signal 이 logically low(inactive) 인 상태 또는 그 상태로 변하는것

 

6) Mux 

 

Mux 의 예

 

여러 input들 중 Control signal 에 따라 1개를 output 으로 내보냄, Selector 라고도 함.

 

 

 Array of 32 1-bit multiplexers

 

 

 

 

32bit wide multiplexer 는 실제로는 32 개의 1-bit multiplexer 들로 이루어진 array이다.

이와같은 logic element 의 array는 다양한 logic element 들에 적용되 수 있다.

ex) latch 또는 flip flop 등의 array 가 register를 구성한다.

 

 

 

 

 

 

 

 

7) Latch

 

D Latch

 

Latch 는 Clock 이 asserted 되어있는 동안 input이 변할때마다 state 가 변경된다. (Level sensitive, Active high 또는 Active low)

 

D-latch : Clock 이 asserted 되어있는 동안에 input signal의 값을 내부 state 에 저장하는 latch. ( 특정조건이 만족할경우에만 state change 가 일어난다면, write enable 로 사용되는 control signals 가 존재한다.)

 

 

 

8) Flip - Flop

 

내부 저장된 state 를 output 으로 내보내는 state element

 

Clock edge 에서만 state change가 이루어진다. (Edge - sensitive) 

 

D Flip - Flop

 

 

9) Register

 

Register

Edge triggered clocking methodology 를 사용하기위해 D flip flop으로 만들어진 register들을 사용한다.

 

n - bit register란 n bit의 input 과 n bit의 output를 가지게 된다.

clock signal 은 input value 가 register에 언제 write되는지를 결정한다.

여기서 clock 위의 삼각형 표시는 flip flop 의 사용 의미를, 동그라미 표시는 falling edge 사용 표시이다.

 

10) Register File

 

Register 가 flip flop들의 array라고 한다면, Register file은 register의 array이다.

MIPS 의 경우 32개의 register 를 가지고있고, register number 를 지정하여 특정 register 값을 read 하거나 write 를 할 수 있다.

 

여기서 사용할 register file 은 두개의 read port 와 하나의 write port를 사용할 것이다.

가령 R-format instruction 의 경우, 각 instruction 에 대해 2개의 register operand 를 read 하고 1개의 data 를 register file 에 write 해야한다. 따라서 Input 과 Output의 관점에서는, one data input 과 two data ooutput을 갖는다.

 

이때 write enable 값이 존재하는데, 가령 add 연산의 경우 register write를 하지만, sw 혹은 beq 연산의 경우 write 과정은 따로 필요없기 때문이다.

 

 

Register file Symbol

 

이 때, Read operation 은 enable 또는 clock signal 과 관련없이 read 되고 Ra Rb 에 의해 지정된 register 값을 BusA 와 BusB 를통해 출력하게 된다. Write operation 은 RegWrite 의 값( 0 or 1) 에 따라 BusW를 통해 write 한다.

 

 

11) Memory

 

Ideal memory

 

 

위는 단순화를 위해 사용한 ideal 한 memory 의 형태이다.

메모리에서도 마찬가지로 memwrite 와 memread 의 값에따라 read write 를 수행하게 된다.

여기서 read enable 을 굳이해야하는것에 관해선 메모리의 값을 건드리는것 아니기때문에 항상 read 해도 되지만,

Invalid address 의 경우 read 하더라도 문제를 발생하기때문에 필요하다..!